Thiết kế vi mạch nâng cao

Viện Công nghệ thông tin – ĐHQG Hà Nội (20069)

So sánh khóa học

Giảng viên:

Chuyên nghiệp, tận tâm

Thời gian đào tạo:

40 tiết

Nơi học:

Hà Nội

Hình thức học:

Từ xa / trực tuyến

Cấp chứng chỉ:

Có

Thực tập:

Không

Cam kết việc làm:

Không

Thời gian học:

Linh động

Dự kiến khai giảng:

Liên tục

Đơn vị thành viên của ĐHQG Hà Nội

Thành lập từ năm 2001

Có 5 đơn vị nghiên cứu và phát triển

Mạng lưới hợp tác trong và ngoài nước

Đào tạo chuyên gia chất lượng cao

50 cán bộ và cộng tác viên

Chương trình “thiết kế vi mạch nâng cao” bao gồm hai phần chính: Lý thuyết thiết kế nâng cao: Tìm hiểu về cấu trúc vi xử lý RISC-V và HAPS, học về cấu trúc RISC-V và Chuyên sâu về sử dụng HAPS-80; Thực hành thiết kế: Thực nghiệm cấu trúc RISC-V trên HAPS-80.
Đối tượng tham gia khóa học: Tốt nghiệp đại học (hoặc sinh viên năm cuối) các ngành điện, điện tử, kỹ thuật máy tính, công nghệ thông tin
Yêu cầu kiến thức: Người học cần có các kiến thức cơ bản về điện tử số, kiến trúc máy tính, cấu kiện điện tử, thiết kế lô-gic số, tư duy lập trình
Kỹ năng đạt được sau khóa học: Tư duy thiết kế kiến trúc RISC-V- Sử dụng thành thạo các công cụ khả trình phần cứng HAPS-80

GIỚI THIỆU CƠ SỞ ĐÀO TẠO

Viện Công nghệ Thông tin – Đại học Quốc gia Hà Nội là một đơn vị thành viên của Đại học Quốc gia Hà Nội, được thành lập từ năm 2001 theo quyết định số 14/2001/QĐ-TTg ngày 12/02/2001 của Thủ tướng Chính phủ. Viện Công nghệ Thông tin có sứ mệnh đào tạo chuyên gia chất lượng cao ở bậc tiến sỹ, tham gia đào tạo đại học và sau đại học thuộc lĩnh vực công nghệ thông tin tại các trường đại học và các đơn vị trực thuộc Đại học Quốc gia Hà Nội; nghiên cứu khoa học, triển khai ứng dụng, tư vấn và chuyển giao công nghệ trong lĩnh vực công nghệ thông tin – truyền thông nhằm góp phần phát triển kinh tế – xã hội của đất nước; đào tạo kĩ năng nghề nghiệp, bồi dưỡng, nâng cao trình độ khoa học, công nghệ, phổ cập công nghệ mới cho các doanh nghiệp, đơn vị, cá nhân trong và ngoài nước.

Viện công nghệ thông tin có 5 đơn vị nghiên cứu và phát triển công nghệ:

(1) Phòng Cơ sở dữ liệu và hệ thống thông tin;

(2) Phòng An toàn hệ thống thôn tin;

(3) Phòng Công nghệ mạng và truyền thông;

(4) Phòng Công nghệ nhận dạng và xử lí ngôn ngữ tự nhiên;

(5) Phòng Công nghệ đa phương tiện và thực tại ảo..

ĐỘI NGŨ GIẢNG VIÊN

Đội ngũ các nhà khoa học của Viện Công nghệ Thông tin đang triển khai nhiều hoạt đông ngiên cứu, đề tài, dự án cấp nhà nước, cấp bộ ngành , cấp ĐHQGHN và quốc tế liên quan đến các vấn đề công nghệ quan trọng như khoa học dữ liệu; trí tuệ nhân tạo (AI); thực tại ảo/thực tại tăng cường (VR/AR); xử lí ảnh/video; an toàn thông tin; blockchain; Internet vạn vật (IoT); hệ thống nhúng; thiết kế vi mạch và FPGA; thiết kế bảo mật cho RFID.

Đặc biệt với phương châm nghiên cứu hướng đến thực tiễn nên các nghiên cứu của Viện đều hướng đến việc giải quyết các bài toán của các lĩnh vực như y tế, giáo dục, tài chính, bất động sản, nông nghiệp.

Hiện tại, Viện Công nghệ Thông tin có 30 cán bộ, 15 nghiên cứu sinh và 10 thực tập sinh. Bên cạnh đó, Viện Công nghệ Thông tin có đội ngũ đông đảo các nhà khoa học thỉnh giảng trong và ngoài nước tham gia các hoạt động đào tạo và nghiên cứu khoa học.

NỘI DUNG CHƯƠNG TRÌNH

Chương Trình Khung
STT	TÊN CHUYÊN ĐỀ	NỘI DUNG	SỐ TIẾT
1	Unit 1: Tổng quan về hệ thống HAPS Prototype Unit 2: Tổng quan về hệ thống phần cứng HAPS	Quy trình thiết kế FPGA và ASIC; Chuyển thiết kế ASIC sang nguyên mẫu trên FPGA; Các IPs phổ biến trong thiết kế ASIC; Các IPs phổ biến trong thiết kế FPGA; Chuyển đổi các thiết kế có kỹ thuật chặn clock; Kinh nghiệm thiết kế với hệ thống HAPS Sản phẩm và giải pháp công nghệ với HAPS; Các họ trong HAPS; HAPS-SX, HAPS-80, HAPS-70; Sơ đồ thiết kế Clock; Bộ kết nối HapsTrack 3 (HT3); Module điều khiển; UMRBus; Các bo mạch mở rộng và dây nối	4
2	Unit 3: Quy trình thiết kế với Protocompiler Unit 4: Cơ sở chuẩn bị cho thiết kế và hệ thống	Tổng quan về quy trình thiết kế; Khái niệm về cơ sở dữ liệu; Quy trình phân tách thiết kế; Quy trình tổng hợp thiết kế; Giao diện đồ họa người dùng; Lab1: Phân tách thiết kế và tổng hợp phần cứng với một thiết kế đơn giản Đặc tả của hệ thống mục tiêu (TTS: Target System Specification); Biên dịch thiết kế; Cài đặt Protocompiler; Tiền phân tách thiết kế; Ước lượng chi phí không gian; Ước lượng chi phí không gian thực thi; Các ràng buộc của thiết kế; Lab2: Tạo ra TSS	4
3	Unit 5: Cơ sở phân tách thiết kế Unit 6: Phân tách hệ thống nâng cao (tùy chọn)	Khái niệm về phân tách tự động; Các bước để phân tách; Định tuyến cho phân tách/hệ thống; Ràng buộc cho phân tách (PCF: Partitioning constraint); Các lệnh dùng cho PCF Ghép kênh phân chia thời gian (TDM: Time-Division Multiplexing); TDM trên hệ thống HAPS-70/HAPS-80; Xử lý reset/đồng bộ; Phương pháp phân tách; Chiến lược phân tách; Định tuyến cho hệ thống; Lab3: Phương pháp phân tách	4
4	Unit 7: Tạo hệ thống (tùy chọn) Unit 8: Cơ sở về tổng hợp phần cứng	Quy trình để tạo hệ thống; Phân bố thời gian; Các ràng buộc của TDM; Quy trình mô phỏng sau phân tách Các lệnh đề tổng hợp phần cứng trong Protocompiler; Thiết lập môi trường; Quy trình để tổng hợp phần cứng; Tiền ánh xạ/ánh xạ/Đặt và định tuyến; Các file riêng cho Protocompiler; Lab4: Tổng hợp độc lập cho FPGA	4
5	Unit 9: Tổng hợp phần cứng nâng cao (tùy chọn) Unit 10: Cơ sở về gỡ lỗi (debug)	Kết quả tổng hợp phần cứng; Các tùy chọn để ánh xạ; Kỹ thuật đường ống; Kỹ thuật để tối ưu hóa thời gian; Chuyển đổi clock Quy trình để gỡ lỗi; Quy trình trên hệ thống FDGA đơn; Quy trình trên hệ thống đa FDGA; Môi trường thực thi của Confpro & Protocompiler; Các ràng buộc thiết kế với thiết bị; Các bước để gỡ lỗi	4
6	Unit 11: Gỡ lỗi nâng cao (tùy chọn) Unit 12: Khởi động hệ thống	Các thiết bị và gỡ lỗi nâng cao; Các kỹ thuật kích hoạt nâng cao; Gỡ lỗi với truy vấn sâu; Lab5: Gỡ lỗi nâng cao với hệ thống đa FPGA và quy trình phân tách/tổng hợp Chế độ khởi động của bo mạch; Thiết lập Confpro; Các bước kiểm thử bo mạch; Bài tập thực tế; Kiểm thử trực tiếp trên mạch	4
7	Unit 13: Tạo nguyên mẫu của hệ thống RISC-V sử dụng HAPS (giới thiệu)	Giới thiệu về RISC-V; Bộ Kit phát triển phần mềm; Mô phỏng mức hành vi của hệ thống; Môi trường làm việc; Lab: Mô phỏng một hệ thống RISC-V	4
8	Unit 14: Tạo các IPs cho nguyên mẫu	Sử dụng các IP của Xilinx Vivado: Bộ nhớ khởi tạo bộ nhớ, MIG IPS; Sử dụng các IP riêng của Synopsys (yêu cầu license cho các IPs): Xactor, UMRBus; Kết nối các IP của Xilinx, Synopsys; Lab: Tạp MIG IPs	4
9	Unit 15: Mô phỏng hệ thống RISC-V	Mô phỏng sử dụng VCS; Mô phỏng của hệ thống nguyên mẫu với IP của Xilinx và Synopsys; Lab: Mô phỏng của hệ thống RISC-V với các IPs khác nhau	4
10	Unit 16: Thực thi hệ thống RISC-V Unit 17: Kiểm thử và gõ lỗi	Chuẩn bị môi trường thực thi; Chạy protocompier để tạo ra bit stream; Lab: Thực thi hệ thống Lập trình cho FPGA; sử dụng JTAG để lập trình phần mềm; Kiểm thử lần cuối và gỡ lỗi; Kiểm thử hệ thống với phần cứng và phần mềm	4